.\" -*- coding: UTF-8 -*- .de Sp \" Vertical space (when we can't use .PP) .if t .sp .5v .if n .sp .. .\" -*- mode: troff; coding: utf-8 -*- .\" Automatically generated by Pod::Man v6.0.2 (Pod::Simple 3.45) .\" .\" Standard preamble: .\" ======================================================================== .de Vb \" Begin verbatim text .ft CW .nf .ne \\$1 .. .de Ve \" End verbatim text .ft R .fi .. .ie n \{\ . ds C` "" . ds C' "" 'br\} .el\{\ . ds C` . ds C' 'br\} .\" \*(C` and \*(C' are quotes in nroff, nothing in troff, for use with C<>. .ie \n(.g .ds Aq \(aq .el .ds Aq ' .\" .\" Escape single quotes in literal strings from groff's Unicode transform. .de IX .. .\" .\" If the F register is >0, we'll generate index entries on stderr for .\" titles (.TH), headers (.SH), subsections (.SS), items (.Ip), and index .\" entries marked with X<> in POD. Of course, you'll have to process the .\" output yourself in some meaningful fashion. .\" .\" Avoid warning from groff about undefined register 'F'. .nr rF 0 .if \n(.g .if rF .nr rF 1 .if (\n(rF:(\n(.g==0)) \{\ . if \nF \{\ . de IX . tm Index:\\$1\t\\n%\t"\\$2" .. . if !\nF==2 \{\ . nr % 0 . nr F 2 . \} . \} .\} .rr rF .if n .ds AD l .\" .\" Required to disable full justification in groff 1.23.0. .\" ======================================================================== .\" .IX Title "OPENSSL_IA32CAP 3ssl" .\"******************************************************************* .\" .\" This file was generated with po4a. Translate the source file. .\" .\"******************************************************************* .TH OPENSSL_IA32CAP 3ssl "7 أبريل 2026" 3.6.2 OpenSSL .if n .ad l .\" For nroff, turn off justification. Always turn off hyphenation; it makes .\" way too many mistakes in technical documents. .nh .SH الاسم OPENSSL_ia32cap \- متجه قدرات معالج x86[_64] .SH موجز .IX Header موجز .Vb 1 \& env OPENSSL_ia32cap=... <التطبيق> .Ve .SH الوصف .IX Header الوصف يدعم OpenSSL مجموعة من امتدادات وميزات مجموعة تعليمات x86[_64]. تُرمز هذه الامتدادات ببتات فردية أو مجموعات بتات مخزنة داخليًا كعشرة متجهات قدرة 32\-بت، وللتبسيط تُعرض منطقيًا أدناه كخمسة متجهات 64\-بت. يُستخدم تمثيل المتجه المنطقي (LV) هذا لتبسيط تعريف متغير البيئة OPENSSL_ia32cap. .PP عند تهيئة مجموعة الأدوات، تُملأ متجهات القدرة من خلال تنفيذات متتالية لتعليمة CPUID، وبعدها تُطبق أي تعديلات على بتات القدرة من متغير البيئة OPENSSL_ia32cap. بعد اكتمال تهيئة مجموعة الأدوات، تُستخدم المتجهات المملوءة بعد ذلك للاختيار بين مسارات شيفرة مختلفة لتوفير أداء أمثل عبر مجموعة واسعة من المعالجات المبنية على x86[_64]. .PP يمكن العثور على مزيد من معلومات CPUID في مرجع برمجة امتدادات مجموعة تعليمات بنية Intel(R)، ودليل مبرمج بنية AMD64 (المجلد 3). .SS "بتات القدرة البارزة لـ LV0" .IX Subsection "بتات القدرة البارزة لـ LV0" فيما يلي بتات القدرة البارزة من المتجه المنطقي 0 (LV0) الناتجة عن التنفيذ التالي لـ CPUID.(EAX=01H).EDX و CPUID.(EAX=01H).ECX: .IP "البت #0+4 يشير إلى وجود عداد الطابع الزمني؛" 4 .IX Item "البت #0+4 يشير إلى وجود عداد الطابع الزمني؛" .PD 0 .IP "البت #0+19 يشير إلى توفر تعليمة CLFLUSH؛" 4 .IX Item "البت #0+19 يشير إلى توفر تعليمة CLFLUSH؛" .IP "البت #0+20، المحجوز من قبل Intel، يُستخدم للاختيار بين مسارات شيفرة RC4؛" 4 .IX Item "البت #0+20، المحجوز من قبل Intel، يُستخدم للاختيار بين مسارات شيفرة RC4؛" .IP "البت #0+23 يشير إلى دعم MMX؛" 4 .IX Item "البت #0+23 يشير إلى دعم MMX؛" .IP "البت #0+24، بت FXSR، يشير إلى توفر مسجلات XMM؛" 4 .IX Item "البت #0+24، بت FXSR، يشير إلى توفر مسجلات XMM؛" .IP "البت #0+25 يشير إلى دعم SSE؛" 4 .IX Item "البت #0+25 يشير إلى دعم SSE؛" .IP "البت #0+26 يشير إلى دعم SSE2؛" 4 .IX Item "البت #0+26 يشير إلى دعم SSE2؛" .IP "البت #0+28 يشير إلى خيوط المعالجة الفائقة، والذي يُستخدم لتمييز النوى ذات الخبيئة المشتركة؛" 4 .IX Item "البت #0+28 يشير إلى خيوط المعالجة الفائقة، والذي يُستخدم لتمييز النوى ذات الخبيئة المشتركة؛" .IP "البت #0+30، المحجوز من قبل Intel، يشير تحديدًا إلى معالجات Intel؛" 4 .IX Item "البت #0+30، المحجوز من قبل Intel، يشير تحديدًا إلى معالجات Intel؛" .IP "البت #0+33 يشير إلى توفر تعليمة PCLMULQDQ؛" 4 .IX Item "البت #0+33 يشير إلى توفر تعليمة PCLMULQDQ؛" .IP "البت #0+41 يشير إلى دعم SSSE3، وهو SSE3 الإضافي؛" 4 .IX Item "البت #0+41 يشير إلى دعم SSSE3، وهو SSE3 الإضافي؛" .IP "البت #0+43 يشير إلى دعم AMD XOP (مُجبر على الصفر في معالجات غير AMD)؛" 4 .IX Item "البت #0+43 يشير إلى دعم AMD XOP (مُجبر على الصفر في معالجات غير AMD)؛" .IP "البت #0+54 يشير إلى توفر تعليمة MOVBE؛" 4 .IX Item "البت #0+54 يشير إلى توفر تعليمة MOVBE؛" .IP "البت #0+57 يشير إلى امتداد مجموعة تعليمات AES\-NI؛" 4 .IX Item "البت #0+57 يشير إلى امتداد مجموعة تعليمات AES\-NI؛" .IP "البت #0+58، بت XSAVE، يُستخدم غيابه مع MOVBE لتحديد نواة Atom Silvermont؛" 4 .IX Item "البت #0+58، بت XSAVE، يُستخدم غيابه مع MOVBE لتحديد نواة Atom Silvermont؛" .IP "البت #0+59، بت OSXSAVE، يشير إلى توفر مسجلات YMM؛" 4 .IX Item "البت #0+59، بت OSXSAVE، يشير إلى توفر مسجلات YMM؛" .IP "البت #0+60 يشير إلى امتداد AVX؛" 4 .IX Item "البت #0+60 يشير إلى امتداد AVX؛" .IP "البت #0+62 يشير إلى توفر تعليمة RDRAND؛" 4 .IX Item "البت #0+62 يشير إلى توفر تعليمة RDRAND؛" .PD .SS "بتات القدرة البارزة لـ LV1" .IX Subsection "بتات القدرة البارزة لـ LV1" فيما يلي بتات القدرة البارزة من المتجه المنطقي 1 (LV1) الناتجة عن تنفيذ CPUID.(EAX=07H,ECX=0H).EBX و CPUID.(EAX=07H,ECX=0H).ECX: .IP "البت #64+3 يشير إلى توفر تعليمات BMI1، مثل ANDN؛" 4 .IX Item "البت #64+3 يشير إلى توفر تعليمات BMI1، مثل ANDN؛" .PD 0 .IP "البت #64+5 يشير إلى توفر تعليمات AVX2؛" 4 .IX Item "البت #64+5 يشير إلى توفر تعليمات AVX2؛" .IP "البت #64+8 يشير إلى توفر تعليمات BMI2، مثل MULX و RORX؛" 4 .IX Item "البت #64+8 يشير إلى توفر تعليمات BMI2، مثل MULX و RORX؛" .IP "البت #64+16 يشير إلى توفر امتداد AVX512F؛" 4 .IX Item "البت #64+16 يشير إلى توفر امتداد AVX512F؛" .IP "البت #64+17 يشير إلى توفر امتداد AVX512DQ؛" 4 .IX Item "البت #64+17 يشير إلى توفر امتداد AVX512DQ؛" .IP "البت #64+18 يشير إلى توفر تعليمة RDSEED؛" 4 .IX Item "البت #64+18 يشير إلى توفر تعليمة RDSEED؛" .IP "البت #64+19 يشير إلى توفر تعليمات ADCX و ADOX؛" 4 .IX Item "البت #64+19 يشير إلى توفر تعليمات ADCX و ADOX؛" .IP "البت #64+21 يشير إلى توفر امتداد AVX512IFMA؛" 4 .IX Item "البت #64+21 يشير إلى توفر امتداد AVX512IFMA؛" .IP "البت #64+29 يشير إلى توفر امتداد SHA؛" 4 .IX Item "البت #64+29 يشير إلى توفر امتداد SHA؛" .IP "البت #64+30 يشير إلى توفر امتداد AVX512BW؛" 4 .IX Item "البت #64+30 يشير إلى توفر امتداد AVX512BW؛" .IP "البت #64+31 يشير إلى توفر امتداد AVX512VL؛" 4 .IX Item "البت #64+31 يشير إلى توفر امتداد AVX512VL؛" .IP "البت #64+41 يشير إلى توفر امتداد VAES؛" 4 .IX Item "البت #64+41 يشير إلى توفر امتداد VAES؛" .IP "البت #64+42 يشير إلى توفر امتداد VPCLMULQDQ؛" 4 .IX Item "البت #64+42 يشير إلى توفر امتداد VPCLMULQDQ؛" .PD .SS "بتات القدرة البارزة لـ LV2" .IX Subsection "بتات القدرة البارزة لـ LV2" فيما يلي بتات القدرة البارزة من المتجه المنطقي 2 (LV2) الناتجة عن تنفيذ CPUID.(EAX=07H,ECX=0H).EDX و CPUID.(EAX=07H,ECX=1H).EAX: .IP "البت #128+15 يشير إلى توفر وحدة معالجة مركزية هجينة؛" 4 .IX Item "البت #128+15 يشير إلى توفر وحدة معالجة مركزية هجينة؛" .PD 0 .IP "البت #128+29 يشير إلى دعم سجل MSR الخاص بـ IA32_ARCH_CAPABILITIES؛" 4 .IX Item "البت #128+29 يشير إلى دعم سجل MSR الخاص بـ IA32_ARCH_CAPABILITIES؛" .IP "البت #128+32 يشير إلى توفر امتداد SHA512؛" 4 .IX Item "البت #128+32 يشير إلى توفر امتداد SHA512؛" .IP "البت #128+33 يشير إلى توفر امتداد SM3؛" 4 .IX Item "البت #128+33 يشير إلى توفر امتداد SM3؛" .IP "البت #128+34 يشير إلى توفر امتداد SM4؛" 4 .IX Item "البت #128+34 يشير إلى توفر امتداد SM4؛" .IP "البت #128+55 يشير إلى توفر امتداد AVX\-IFMA؛" 4 .IX Item "البت #128+55 يشير إلى توفر امتداد AVX\-IFMA؛" .PD .SS "بتات القدرة البارزة لـ LV3" .IX Subsection "بتات القدرة البارزة لـ LV3" فيما يلي بتات القدرة البارزة من المتجه المنطقي 3 (LV3) الناتجة عن تنفيذ CPUID.(EAX=07H,ECX=1H).EDX و CPUID.(EAX=07H,ECX=1H).EBX: .IP "البت #192+19 يشير إلى توفر امتداد مجموعة تعليمات المتجهات المتقاربة AVX10؛" 4 .IX Item "البت #192+19 يشير إلى توفر امتداد مجموعة تعليمات المتجهات المتقاربة AVX10؛" .PD 0 .IP "البت #192+21 يشير إلى توفر امتداد APX_F؛" 4 .IX Item "البت #192+21 يشير إلى توفر امتداد APX_F؛" .PD .SS "بتات القدرة البارزة لـ LV4" .IX Subsection "بتات القدرة البارزة لـ LV4" فيما يلي بتات القدرة البارزة من المتجه المنطقي 4 (LV4) الناتجة عن تنفيذ CPUID.(EAX=07H,ECX=1H).ECX و CPUID.(EAX=24H,ECX=0H).EBX: .IP "البتات #256+32+[0:7] التي تدل على إصدار AVX10 من مجموعة تعليمات المتجهات المتقاربة (8 بتات)؛" 4 .IX Item "البتات #256+32+[0:7] التي تدل على إصدار AVX10 من مجموعة تعليمات المتجهات المتقاربة (8 بتات)؛" .PD 0 .IP "البت #256+48 الذي يدل على دعم AVX10 لـ XMM؛" 4 .IX Item "البت #256+48 الذي يدل على دعم AVX10 لـ XMM؛" .IP "البت #256+49 الذي يدل على دعم AVX10 لـ YMM؛" 4 .IX Item "البت #256+49 الذي يدل على دعم AVX10 لـ YMM؛" .IP "البت #256+50 الذي يدل على دعم AVX10 لـ ZMM؛" 4 .IX Item "البت #256+50 الذي يدل على دعم AVX10 لـ ZMM؛" .PD .SS "متغير البيئة OPENSSL_ia32cap" .IX Subsection "متغير البيئة OPENSSL_ia32cap" يوفر متغير البيئة \fBOPENSSL_ia32cap\fP آلية لتجاوز قيم متجهات القدرة المبدئية عند وقت تهيئة المكتبة. يتكون المتغير من سلسلة من الأرقام ذات 64 بت تمثل كل متجه منطقي (LV) موصوف أعلاه. كل قيمة محددة بواسطة \*(Aq\fB:\fP\*(Aq. يتم دعم تمثيلات القيم العشرية/الثمانية/السداسية عشرية. .PP \&\f(CW\*(C`env OPENSSL_ia32cap=LV0:LV1:LV2:LV3:LV4\*(C'\fP .PP عند استخدامه بهذه الصيغة، سيقوم كل متجه منطقي غير فارغ *باستبدال* زوج متجهات القدرة بالكامل بالقيمة المقدمة. للحفاظ على التوافق مع سلوك متغير البيئة الأصلي OPENSSL_ia32cap ، سيتم ضبط أزواج متجهات القدرة التالية على الصفر. .PP للتوضيح، ما يلي سيصفر جميع بتات القدرة في المتجهات المنطقية 1 وما بعدها (تعطيل جميع إضافات ما بعد AVX): .PP \&\f(CW\*(C`env OPENSSL_ia32cap=:0\*(C'\fP .PP ما يلي سيصفر جميع بتات القدرة في المتجهات المنطقية 2 وما بعدها: .PP \&\f(CW\*(C`env OPENSSL_ia32cap=::0\*(C'\fP .PP ما يلي سيصفر جميع بتات القدرة فقط في المتجه المنطقي 1: \&\f(CW\*(C`env OPENSSL_ia32cap=:0::::\*(C'\fP .PP سيناريو استخدام أكثر احتمالاً سيكون تعطيل إضافات مجموعة تعليمات محددة. يُستخدم الحرف \*(Aq\fB~\fP\*(Aq لتحديد قناع بت للإضافات التي سيتم تعطيلها لمتجه منطقي معين. .PP للتوضيح، ما يلي سيعطل مسارات كود AVX2 والإضافات اللاحقة: .PP \&\f(CW\*(C`env OPENSSL_ia32cap=:~0x20000000000\*(C'\fP .PP ما يلي سيعطل إضافات AESNI (بت LV0 رقم 57) وVAES (بت LV1 رقم 41) وبالتالي أي مسارات كود تستخدم تلك الإضافات لكنه يترك باقي المتجهات المنطقية دون تغيير: .PP \&\f(CW\*(C`env OPENSSL_ia32cap=~0x200000000000000:~0x20000000000:~0x0:~0x0:~0x0\*(C'\fP .SH ملاحظات .IX Header ملاحظات لا يتم نسخ جميع بتات القدرة من مخرجات CPUID حرفياً. مثال على ذلك هو المسح الأقل بديهية إلى حد ما للبت LV0 رقم #28، أو ~0x10000000 في مصطلحات "متغير البيئة". تم تعديله ليعكس ما إذا كانت خبيئة البيانات مشتركة فعلياً بين النوى المنطقية أم لا. وهذا بدوره يؤثر على القرار بشأن تطبيق إجراءات مضادة باهظة الثمن ضد هجمات توقيت الخبيئة أم لا، وبشكل ملحوظ في وحدة التجميع AES. .SH "القيم المُرجعة" .IX Header "القيم المُرجعة" غير متاح. .SH "حقوق النسخ" .IX Header "حقوق النسخ" حقوق النشر 2004\-2021 مؤلفو مشروع OpenSSL. جميع الحقوق محفوظة. .PP مرخص بموجب رخصة Apache 2.0 (المشار إليها فيما يلي بـ ”الرخصة“). لا يجوز لك استخدام هذا الملف إلا وفقًا لشروط الرخصة. يمكنك الحصول على نسخة منها في الملف LICENSE الموجود في حزمة التوزيع المصدرية أو على الرابط . .PP .SH ترجمة تُرجمت هذه الصفحة من الدليل بواسطة زايد السعيدي . .PP هذه الترجمة هي وثيقة مجانية؛ راجع .UR https://www.gnu.org/licenses/gpl-3.0.html رخصة جنو العامة الإصدار 3 .UE أو ما بعده للاطلاع على شروط حقوق النشر. لا توجد أي ضمانات. .PP إذا وجدت أي أخطاء في ترجمة صفحة الدليل هذه، يرجى إرسال بريد إلكتروني إلى قائمة بريد المترجمين: .MT kde-l10n-ar@kde.org .ME .